VerilogHDL程序设计实例详解
2020-04-21 10:13:27 0 举报AI智能生成
VerilogHDL程序设计实例详解
作者其他创作
大纲/内容
8 CAN Protocol Controller实例
8.1 CAN Protocol Controller总体构架
8.2 CAN Protocol Controller模块设计
8.2.1 CAN Protocol Controller总体构架
8.2.2 位时序操作模块can_btl设计
8.2.3 bit stream处理模块can_bsp设计
8.3 CAN Protocol Controller Testbench设计
8.3.1 can_top Testbench总体构架
8.3.2 Test task设计
8.3.3 can_top Testbench顶层模块设计
8.3.4 can_top Testbench执行结果及仿真波形
9 Memory模块实例
9.1 异步FIFO设计实例
9.1.1 异步FIFO简介
9.1.2 异步FIFO设计
9.1.3 异步FIFO Testbench设计
9.2 DDR SDRAM Controller设计实例
9.2.1 SDRAM简介
9.2.2 DDR SDRAM Controller设计
9.2.3 DDR SDRAM Controller Testbench设计
10 JPEG图像压缩模块实例
10.1 JPEG图像压缩模块简介
10.2 色度空间转换CSC设计实例
10.2.1 色度空间简介
10.2.2 色度空间转换CSC设计
10.2.3 色度空间转换CSC Testbench设计
10.3 离散余弦变换DCT设计实例
10.3.1 离散余弦变换简介
10.3.2 离散余弦变换DCT设计
10.3.3 离散余弦变换DCT Testbench设计
10.4 量化取整QNR设计实例
10.4.1 量化取整简介
10.4.2 量化取整QNR设计
10.4.3 量化取整QNR Testbench设计
10.5 哈夫曼编码huffman_enc设计实例
10.5.1 哈夫曼编码简介
10.5.2 哈夫曼编码huffman_enc设计
10.5.3 哈夫曼编码huffman_enc Testbench设计
11 DES/AES加密模块实例
11.1 DES加密模块设计
11.1.1 DES加密算法介绍
11.1.2 DES加密模块设计
11.1.3 DES加密模块Testbench设计
11.2 AES加密模块设计
11.2.1 AES加密算法介绍
11.2.2 AES加密模块设计
11.2.3 AES加密模块Testbench设计
12 ATA主机控制器实例
12.1 ATA协议介绍
12.1.1 ATA协议
12.1.2 ATA数据传输方式
12.1.3 ATA命令传输
12.2 ATA主机控制器设计
12.2.1 ATA主机控制器总体构架
12.2.2 atahost_controller设计
12.2.3 PIO 时序控制器atahost_pio_tctrl设计
12.2.4 运行计数器模块ro_cnt设计
12.2.5 atahost_wb_slave设计
12.3 ATA主机控制器Testbench设计
12.3.1 ATA主机控制器Testbench总体构架
12.3.2 ATA设备ata_device设计
12.3.3 io_test1 Task设计
12.3.4 io_test2 Task设计
12.3.5 int_test Task设计
12.3.6 rst_test Task设计
12.3.7 test_bench_top设计
12.3.8 ATA主机控制器Testbench执行结果及仿真波形
13 8位RISC-CPU实例
13.1 RISC-CPU介绍
13.1.1 RISC-CPU基本构架
13.1.2 RISC-CPU的功能及模块的划分
13.2 RISC-CPU设计
13.2.1 RISC-CPU总体构架
13.2.2 算术逻辑单元alu设计
13.2.3 可选扩展模块exp设计
13.2.4 指令译码器idec设计
13.2.5 寄存器文件regs设计
13.2.6 可编程存储器pram设计
13.2.7 cpu设计
13.3 RISC-CPU Testbench设计
13.3.1 RISC-CPU Testbench总体构架
13.3.2 RISC-CPU Task 设计
13.3.3 RISC-CPU Testbench顶层设计
13.3.4 RISC-CPU Testbench执行结果及仿真波形
缩略语
1 Verilog HDL基础知识
1.1 Verilog HDL的基础语言知识
1.1.1 综述
1.1.2 Verilog HDL语法特性
1.1.3 Verilog HDL数据类型
1.1.4 Verilog HDL运算符
1.1.5 Verilog HDL程序结构
1.2 ModelSim SE使用简介
2 加法器/计数器实例
2.1 1bit半加法器adder设计实例
2.1.1 1bit半加法器adder设计
2.1.2 adder Testbench设计
2.1.3 adder Testbench执行结果及仿真波形
2.2 1bit全加法器full_add设计实例
2.2.1 1bit全加法器full_add设计
2.2.2 full_add Testbench设计
2.2.3 full_add Testbench执行结果及仿真波形
2.3 同步4bit全加法器adder4设计实例
2.3.1 同步4bit全加法器adder4设计
2.3.2 adder4 Testbench设计
2.3.3 adder4 Testbench执行结果及仿真波形
2.4 4bit计数器count4设计实例
2.4.1 4bit计数器count4设计
2.4.2 count4 Testbench设计
2.4.3 count4 Testbench执行结果及仿真波形
2.5 8bit BCD码计数器count60设计实例
2.5.1 8bit BCD码计数器count60设计
2.5.2 count60 Testbench设计
2.5.3 count60 Testbench执行结果及仿真波形
3 乘法器/除法器实例
3.1 加法树乘法器add_tree_mult设计实例
3.1.1 加法树乘法器add_tree_mult设计
3.1.2 add_tree_mult Testbench设计
3.1.3 add_tree_mult Testbench执行结果及仿真波形
3.2 查找表乘法器lookup_mult设计实例
3.2.1 查找表乘法器lookup_mult设计
3.2.2 lookup_mult Testbench设计
3.2.3 lookup_mult Testbench执行结果及仿真波形
3.3 布尔乘法器booth_mult设计实例
3.3.1 布尔乘法器booth_mult设计
3.3.2 booth_mult Testbench设计
3.3.3 booth_mult Testbench执行结果及仿真波形
3.4 移位除法器shift_divider设计实例
3.4.1 移位除法器shift_divider设计
3.4.2 shift_divider Testbench设计
3.4.3 shift_divider Testbench执行结果及仿真波形
4 编码器/译码器实例
4.1 二进制编码器bin_enc设计实例
4.1.1 二进制编码器bin_enc设计
4.1.2 bin_enc Testbench设计
4.1.3 bin_enc Testbench执行结果及仿真波形
4.2 曼彻斯特编译码器manch_ed设计实例
4.2.1 曼彻斯特编码器manch_en设计
4.2.2 manch_en Testbench设计
4.2.3 manch_en Testbench执行结果及仿真波形
4.2.4 曼彻斯特译码器manch_de设计
4.2.5 manch_de Testbench设计
4.2.6 manch_de Testbench执行结果及仿真波形
4.2.7 曼彻斯特编译码器manch_ed设计
4.3 密勒译码器miller_de设计实例
4.3.1 密勒译码器miller_de总体设计
4.3.2 检测模块signal_detect设计
4.3.3 signal_detect Testbench设计
4.3.4 signal_detect Testbench执行结果及仿真波形
4.3.5 译码模块decode设计
4.3.6 decode Testbench设计
4.3.7 decode Testbench执行结果及仿真波形
4.3.8 密勒译码器miller_de顶层设计
5 状态机实例
5.1 状态机介绍
5.2 16位乘法器状态机实现
5.2.1 16位乘法器mult16设计
5.2.2 mult16 Testbench设计
5.3 交通控制灯控制设计
5.3.1 交通控制灯traffic总体构架
5.3.2 traffic状态机设计
5.3.3 traffic Testbench设计
5.3.4 traffic Testbench执行结果及仿真波形
5.4 PCI总线目标接口状态机设计
5.4.1 PCI总线介绍
5.4.2 PCI 总线目标接口总体构架
5.4.3 PCI 总线目标接口State Machine设计
5.4.4 PCI Target Testbench设计
5.4.5 PCI Target Testbench执行结果及仿真波形
6 SPI Master Controller实例
6.1 SPI协议介绍
6.2 SPI Master Controller设计
6.2.1 SPI Master Controller总体构架
6.2.2 时钟产生模块spi_clgen设计
6.2.3 串行接口模块spi_shift设计
6.2.4 spi_top顶层模块设计
6.3 SPI Master Controller Testbench设计
6.3.1 spi_top Testbench总体构架
6.3.2 模拟Wishbone master模块设计
6.3.3 模拟SPI slave模块设计
6.3.4 spi_top Testbench顶层模块设计
6.3.5 spi_top Testbench执行结果及仿真波形
7 I2C Master Controller实例
7.1 I2C总线介绍
7.2 I2C Master Controller设计
7.2.1 I2C Master Controller总体构架
7.2.2 bit传输模块i2c_master_bit_ctrl设计
7.2.3 byte传输模块i2c_master_byte_ctrl设计
7.2.4 i2c_master_top模块设计
7.3 I2C Master Controller Testbench设计
7.3.1 i2c_master_top Testbench总体构架
7.3.2 Wishbone master模块设计
7.3.3 i2c_slave_model模块设计
7.3.4 i2c_master_top Testbench顶层模块设计
7.3.5 i2c_master_top Testbench执行结果及仿真波形
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