CO-3-存储系统

适合用于主存：DRAM<br>

适合用于Cache：SRAM<br>

即使不断电，电容电荷也只能维持<font color="#F44336">2ms</font>

默认一般<font color="#F44336">2ms</font>刷新一次，一次刷新一行(行列地址的行)

专用刷新电路，读一行重新写入，<br>占用一个<font color="#F44336">读写周期<br></font>要在2ms内保证每行至少刷新一次<br>

SRAM行列地址同时发送，需要占用n位地址线

DRAM行列地址分两次分别发送，占用n/2位地址线<br>并引入新的行选通/列选通控制线RAS、CAS<br>

高位作为片选线和控制线

存储器芯片的信号线一般有：<span class="equation-text" data-index="0" data-equation="A_n,D_n,\overline{CS},\overline{WE}" contenteditable="false"><span></span><span></span></span><br>

数据总线宽度&gt;存储芯片字长→位扩展法

数据总线宽度=存储芯片字长→字扩展法

字位扩展法

通常译码器(如<span class="equation-text" data-index="0" data-equation="74ls138" contenteditable="false"><span></span><span></span></span>)还有类似的使能引脚，可以提供：全1，全0，是否接受输入的功能

<font color="#F44336"><span class="equation-text" data-index="0" data-equation="74ls138" contenteditable="false"><span></span><span></span></span>芯片是考点<br></font>

CPU的AB产生地址信号后，可能不稳定，CPU可以等AB稳定后再向<br>译码器发出<span class="equation-text" data-index="0" data-equation="\overline{MREQ}" contenteditable="false"><span></span><span></span></span>（主存访问请求）信号以保证译码器选片是稳定的<br>

任何一个主存块，可以存在任何一个Cache块中

CPU访问时...

存储空间利用充分，命中率高

任意主存块只能存放在<font color="#F44336">某个</font>特定的Cache块

目标Cache块号=主存块数%Cache总块数

<font color="#F44336">当Cache块数为<span class="equation-text" data-index="0" data-equation="2^n" contenteditable="false"><span></span><span></span></span>时，主存块号低n位直接对应其在Cache中的位置</font>

速度最快

空间利用率低

CPU访问时...

任意一部分主存快只能存放在<font color="#F44336">某组</font>特定的Cache块

组号=主存块号%组数，目标Cache块号=目标Cache组空位

折中<br>

<font color="#F44336">当每组块数为<span class="equation-text" data-index="0" data-equation="2^n" contenteditable="false"><span></span><span></span></span>时，主存块号低n位对应其在Cache中的组号</font>

CPU访问时...

用于标记当前Cache块内数据来自于哪个主存块

初始为0，但并非意味着保存了0号主存的数据

用于表示标记是否有效，1有效

全相联

直接映射

组相连

随机RAND

先进先出FIFO

近期最少使用LRU

最近不经常使用LFU

写回法

全写法<br>写直通法<br>

写分配法

非写分配法<br>

背景

虚地址 &amp; 实地址<br>

页表基址寄存器(CPU)

页表<br>（慢表）<br>

快表TLB<br>SRAM<br>相联存储器<br>

得到物理地址后...<br>

背景

虚拟页式存储器

段式虚拟存储器

段页式虚拟存储器

&nbsp;

主存↔辅存：硬件+OS(负责<font color="#F44336">页面置换算法</font>)

Cache↔主存：硬件自动完成<br>

Cache和主存均可直接被CPU读写

介质

存取方式

信息可更改性

信息可保存性

读出是否破坏原数据

<font color="#F44336">存储容量<br></font>

存储速度：<font color="#F44336">数据传输率</font>=数据宽度/存储周期

单位成本：每1bit需要的价格

存储元

基本结构

工作逻辑

封装好的结构：每一根线都会引出一根金属引脚

对于一个总容量1KB，字长为4B的存储器

生产中直接写入，任何情况不可重写

可靠性高

可用专门的PROM写入器写入，但只能写一次

允许写入，也允许用某种方式擦除，可多次重写<br>

紫外光照8-20min，全部擦除：UVEPROM

电擦除特定字：EEPROM(E<span class="equation-text" data-index="0" data-equation="^2" contenteditable="false"><span></span><span></span></span>PROM)

发展自EEPROM，可多次快速擦写

存储元使用单个MOS管，位密度高于RAM

控制单元与Flash不同<br>存储介质类似<br>

DRAM读取是破坏性的，需要重写，导致恢复时间过长<br>(数倍于存取时间)，从而延长存取周期<br>

即两组完全独立的数据线、地址线<br>

CPU、RAM中控制电路更复杂

优化多核CPU访问同一内存的速度

冲突控制<br>(OS线程安全)<br>

单体多字存储

多体并行存储

每个存储体存取周期为T，存取时间为r，设T=4r&nbsp;&nbsp; ：可见效率提高了<br>

低位交叉编址的多体存储——双通道内存：实际应用

匹配内存和CPU的速度差距<br>

程序局部性原理

把CPU目前访问的地址“周围”部分数据放到Cache中

若Cache已满？

如何保存Cache中数据和主存中的一致性？

多级Cache

编址方案采用：块号+块内地址<br>高位块号，低位块内地址<br>

命中率H

设<span class="equation-text" data-index="0" data-equation="t_c" contenteditable="false"><span></span><span></span></span>为访问一次Cache所需时间<br><span class="equation-text" data-index="1" data-equation="t_m" contenteditable="false"><span></span><span></span></span>为访问一次主存需要的时间<br>

不允许同时访问，先访问Cache，再访问主存：平均访问时间<span class="equation-text" data-index="0" data-equation="t=Ht_c+M({\color{red}t_c+t_m})" contenteditable="false"><span></span><span></span></span><br>

允许同时访问：平均访问时间<span class="equation-text" data-index="0" data-equation="t=Ht_c+M{\color{red}t_m}" contenteditable="false"><span></span><span></span></span><br>