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数字电路·知识点梳理

2024-05-17 14:40:44   0  举报

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AI智能生成

这是一份关于数字电路的知识点思维导图，包含了【基础理论】、【门电路】、【EDA】、【Verilog】

数字电路

门电路

EDA

电路

模版推荐

作者其他创作

大纲/内容

一、基础理论

1、离散数学

2、模拟电路

3、逻辑代数

基本定律

零壹律

重叠律

互补律

交换律

基本规则

代入规则

反演规则

对偶规则

逻辑函数

最小项

最大项

化简方法

代数化简法

卡诺图法

列表化简法

竞争与险象

险象的判别

逻辑表达式判别法

任意变量原变量反变量同时出现，则具备了竞争条件

0险象

1险象

险象类别

静态逻辑险象

原因：多个输入变量的值不可能严格地“同时”变化

是逻辑函数固有的，无法通过设计来消除

动态逻辑险象

原因：逻辑器件的固有时延

概念可相互组合

按信号

静态

动态

按变量

逻辑险象

功能险象

按输出

0险象

产生低电平错误

1险象

产生高电平错误

正逻辑/反逻辑

有限自动机

二、门电路

1、分类

集成度

分立元件门电路

集成门电路

二极管晶体管电路(DTL)

晶体管晶体管电路(TTL)

发射极耦合电路(ECL)

金属氧化物半导体(MOS)

互补型金属氧化物半导体(CMOS)

结构

组合逻辑电路

时序逻辑电路

2、二极管

静态特性

正向导通

反向截止

动态特性

反向恢复时间

开通时间

3、三极管

静态特性

饱和区

放大区

截止区

动态特性

开通时间

关闭时间

4、逻辑门电路

TTL门电路

与门

或门

非门/反门/反相器

开关电路

I型:三极管开关电路

II型:栅极推挽电路

高N低P

有序性

与非门

噪声容忍

驱动负载能力——扇出系数

传输延时时间

功耗

集电极开路与非门(OC门)

三态输出门(TS门)

CMOS门电路

CMOS反相器(非门)

CMOS三态门

5、锁存器/触发器

锁存器

触发器

基本描述

状态转移真值表「功能表」

状态表

状态图

次态方程

激励表表格法

驱动方程

时序图/波形图

分析方法

电平分析

边沿分析

基本触发器

原型

R-S Trigger

按键防抖

钟控R-S触发器

子主题

6、时序逻辑电路

分类

按时序分类

同步/异步

按电路结构（输入&输出）分类

Mealy

Moore

按驱动信号形式

脉冲

上升沿

下降沿

电平

同步时序电路描述方法

逻辑函数表达式

真值表

卡诺图

功能表

状态表

Mealy型

Moore型

状态图「注意区分，重要」

Mealy

Moore

时序图

输出表达式f(x)

激励f(x)/驱动方程/控制方程

次态方程/特征方程

输出方程

状态方程

确定的有限自动机(DFA)/有限状态机(FSM)

重叠型

非重叠型

同步时序电路设计

方法

形成原始状态图/原始状态表

明确输入，输出及状态的集合

定变量，明含义

状态化简

分类

确定

不确定

分析法

观察法

隐含表法

定义

等效状态

输出相同

次态相同/交错/维持/后继/等效/循环

等效类

方法

作隐含表

寻找等效类，顺序比较

求出最大等效类

作出最小化状态表

求得最简状态表

状态编码

形成二进制状态表

规则（优先级高到低）

相同输入，次态相同，现态相邻

相邻输入，现态相同，次态相邻

输出完全相同，现态相邻

确定激励函数与输出函数表达式

化为不产生险象的最简表达式

确定寄存器类型/数量

最常用：D触发器

其次：JK、T触发器

注

灵活原则

有的方案中有“冗余”状态，要灵活，可能是为了预防险象

画出逻辑电路

确定电路模型

Mealy

Moore

设定初始状态

[Missing Info]

确定各时刻电路输出

仿真验证

同步时序电路分析

注：此处是基于小规模集成电路的精简设计方法

通用时序逻辑电路

子主题

分析是设计的逆过程

三、EDA

1、设计输入

图输入

状态图

波形图

原理图

HDL输入

最基本最有效最通用

2、综合(Synthesis)

将HDL与硬件结构挂钩形成网表文件

3、适配

4、功能仿真&时序仿真

时序仿真精度高

5、编程下载

6、制板

7、分类

ASIC

IP核

处理器IP

CPU

GPU

硬件加速模块IP

图像处理

高速接口IP

USB

PCIE

外设

UART

按历史发展

PROM

PLA&PAL

GAL

CPLD&FPGA

按结构

FPGA

查找表LUT

PLD与CPLD

乘积项结构

按工艺(LSI,VSI,……)

熔丝与反熔丝

EPROM/EEPROM

SRAM/DRAM

Flash

……

杂项

互补缓冲器

互补输入

8、器件

可编程逻辑器件(PLD)

基本结构

地址阵列(与阵列)

字线

数据阵列(或阵列)

位线

输入输出缓冲……

表示方法

PLD阵列图

储存信息量

bits = 字线宽*位线宽

扩容方法

扩字线

多片储存芯片共位线+数据选择器/译码器控制片选CS信号

扩位线

子主题

PROM

与阵列不可编程，或阵列可编程

可编程阵列逻辑(PAL)

与阵列可编程，或阵列不可编程

若加上输出寄存器单元，可实现时序电路可编程

通用阵列逻辑(GAL)

与阵列可编程，或阵列不可编程

输出逻辑添加宏单元、多组态(OLMC)……

可配置专用组合输入输出

可编程逻辑阵列(PLA)

与、或阵列均可编程

子主题

四、Verilog

1、数据类型

常量

变量

2、描述方法

功能描述

行为描述

对实体数学模型的描述

抽象程度高于结构描述

结构描述

3、核心

模块式编程

类比：高级编程语言函数式编程

4、经典语句

过程块语句

initial

always

块语句

begin

end

赋值

assign

条件语句

if else

case

循环语句

for

while

repeat

forever

最好不要使用forever

编译指示

define

include

ifdef

……

任务与函数

task

无返回

function

有返回/输出

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