未FQ
2018-05-30 12:14:28 0 举报FPGA程序流程图
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大纲/内容
是
开始
syn_data[7:6]=“10”
否
syn[5:0]存储到asyn_FIFO_0
读取数据进行码同步
syn[5:0]存储到asyn_FIFO_2
syn[5:0]存储到asyn_FIFO_3
syn[5:0]存储到asyn_FIFO_1
if 码头为“11”
syn_data[7:6]=“01”
asyn[13:0]存储到asyn_FIFO_2
asyn[13:0]存储到asyn_FIFO_1
结束
syn_data[7:6]=“00”
if 码头为“10”
if 码头为“01”
接收8次asyn_data或ayn_data
asyn_data[15:14]=“10”
asyn_data[15:14]=“11”
if data_valid=“1”
asyn[13:0]存储到asyn_FIFO_0
if data_valid=“0”
asyn_data[15:14]=“00”
syn_data[7:6]=“11”
if 码头为“00”
asyn_data[15:14]=“01”
asyn[13:0]存储到asyn_FIFO_3
判断asyn_FIFO_empty、syn_FIFO_empty是否为非空
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