计时器
2018-06-06 21:47:01 0 举报计时器结构图
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大纲/内容
A_btn(input)
MY_CLK
16
8(数码管output)
进位output
计数上限output
显示模块(display.v)
CLK(input)
NUM(0:16)
SWITCH(0:3)
时钟分频模块(myclock.v)
4(片选output)
B_btn(input)
4 to7转换模块
CARRY
C_btn(input)
FSM状态控制模块（fsm.v)
去抖动模块
计时器模块（counter.v)
SEG(0:7)
EN
ALARM
RESET
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