EDA技术实用教程(工业和信息化普通高等教育“十二五”规划教材立项项目)
2020-09-04 10:16:54 0 举报AI智能生成
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EDA技术实用教程(工业和信息化普通高等教育“十二五”规划教材立项项目)
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大纲/内容
5 VHDL语言规范化标准及常见Warning分析
5.1 编码设计
5.1.1 结构化设计
5.1.2 代码描述
5.1.3 内部命名规则
5.1.4 其他
5.2 可综合代码描述规则
5.2.1 概述
5.2.2 复位
5.2.3 时钟
5.2.4 接口异步信号处理
5.2.5 寄存器和锁存器
5.2.6 有限状态机
5.2.7 使用Case语句的多路复用
5.2.8 编码器
5.2.9 译码器
5.2.10 计数器
5.2.11 运算
5.2.12 I/O
5.2.13 异步设计
5.3 优化设计
5.3.1 标准单元实现
5.3.2 复杂逻辑运算单元共享
5.3.3 中间信号
5.3.4 针对目标FPGA的优化
5.3.5 综合工具设置优化
5.4 常见Warning分析
小结
习题
6 NIOS软核SOPC系统设计
6.1 Nios Ⅱ软核SOPC系统
6.1.1 SOPC技术简介
6.1.2 Nios Ⅱ软核SOPC系统结构及开发环境
6.2 Nios Ⅱ指令系统
6.2.1 寄存器结构
6.2.2 寻址方式
6.2.3 Nios Ⅱ指令集
6.2.4 Nios Ⅱ定制指令
6.3 SOPC硬件系统开发
6.3.1 硬件开发流程及环境介绍
6.3.2 创建Quartus Ⅱ工程
6.3.3 生成Nios Ⅱ系统
6.3.4 集成Nios Ⅱ系统到Quartus Ⅱ工程
6.3.5 Quartus Ⅱ工程编译及下载
6.4 SOPC软件系统开发
6.4.1 软件开发流程及环境介绍
6.4.2 HAL系统库
6.4.3 Nios Ⅱ IDE用户应用程序建立
6.5 Nios Ⅱ外围设备
6.5.1 SDRAM控制器
6.5.2 CFI控制器
6.5.3 EPCS设备控制器
6.5.4 PIO控制器
6.5.5 定时器控制器
6.5.6 DMA控制器
6.5.7 SPI核
6.5.8 UART核
6.5.9 JTAGUART核
6.5.10 系统ID核
6.5.11 PLL核
6.5.12 mutex核
6.6 SOPC系统深入设计——用户定制外设
6.6.1 元件开发流程
6.6.2 硬件设计
6.6.3 软件设计
6.6.4 验证设计
6.6.5 共享元件
7 Altera的IP核工具
7.1 基本概念
7.1.1 IP的概念
7.1.2 Altera可提供的IP
7.2 Altera基本宏功能设计实现
7.2.1 基本宏功能定制
7.2.2 基本宏功能实现
7.2.3 设计实例
7.3 Altera IP核设计实现
7.3.1 IP核定制
7.3.2 IP核实现
7.3.3 设计实例
8 Quartus Ⅱ 9.0软件功能及常用辅助设计工具
8.1 I/O分配验证
8.1.1 I/O分配验证简介
8.1.2 I/O分配验证运行
8.2 功率分析
8.2.1 Excel-based功率计算器
8.2.2 Simulation-based功率估算
8.3 原理图观察工具
8.3.1 RTL阅读器
8.3.2 技术映射查看器
8.4 SignalProbe及SignalTap Ⅱ逻辑分析器
8.4.1 SignalProbe
8.4.2 SignalTap Ⅱ逻辑分析器
8.5 时序收敛平面布局规划器和器件规划图
8.5.1 概述
8.5.2 设计流程
8.6 Quartus Ⅱ 9.0支持的第三方工具
8.6.1 NativeLink与WYSIWYG
8.6.2 Modelsim仿真工具
8.6.3 Synplify/Sinplify Pro综合工具
EDA技术实用教程(工业和信息化普通高等教育“十二五”规划教材立项项目)
1 绪论
1.1 EDA技术概论
1.1.1 EDA技术及发展
1.1.2 EDA技术应用
1.2 PLD及FPGA/CPLD产品概述
1.2.1 PLD技术及发展
1.2.2 PLD技术分类
1.2.3 PLD产品可编程原理
1.2.4 CPLD结构与可编程原理
1.2.5 FPGA结构与可编程原理
1.2.6 FPGA/CPLD器件配置器件
1.3 EDA设计基础（数字系统）
2 FPGA/CPLD系统设计
2.1 FPGA/CPLD设计流程及常用开发工具
2.1.1 FPGA/CPLD设计流程
2.1.2 FPGA/CPLD常用开发工具
2.2 Quartus Ⅱ 9.0软件概述
2.2.1 Quartus Ⅱ 9.0软件特点及支持的器件
2.2.2 Quartus Ⅱ 9.0软件用户界面及功能简介
2.2.3 Quartus Ⅱ 9.0软件设计流程
2.2.4 Quartus Ⅱ 9.0软件设计实例
2.3 ISE10.1软件概述
2.3.1 ISE10.1软件特点及支持的器件
2.3.2 ISE10.1软件用户界面及功能简介
2.3.3 ISE10.1软件设计实例
2.4 Actel Libero IDE v9.1软件概述
2.4.1 软件特点及支持的器件
2.4.2 软件用户界面及功能简介
2.4.3 Actel Libero IDE v9.1软件设计实例
3
VHDL基础
3.1 VHDL的基本元素
3.1.1 标识符
3.1.2 数据对象
3.1.3 数据类型
3.1.4 运算操作符
3.2 VHDL的语句基础
3.2.1 进程语句
3.2.2 信号赋值语句
3.2.3 顺序描述语句
3.2.4 并行描述语句
3.3 VHDL的属性描述
3.3.1 值类属性
3.3.2 函数类属性
3.3.3 信号类属性
3.3.4 数据类型类属性
3.3.5 数据范围类属性
4 VHDL程序结构
4.1 VHDL基本建模结构
4.1.1 行为描述
4.1.2 数据流描述
4.1.3 结构描述
4.2 VHDL实体
4.2.1 实体语句
4.2.2 参数传递说明语句
4.2.3 参数传递映射语句
4.2.4 端口说明语句
4.2.5 实体说明部分
4.3 VHDL结构体
4.3.1 结构体名
4.3.2 结构体说明部分
4.3.3 并行处理语句
4.4 子程序
4.4.1 过程
4.4.2 函数
4.5 VHDL库和程序包
4.5.1 库
4.5.2 程序包
4.6 元件和配置
4.6.1 默认连接和默认配置
4.6.2 元件配置
4.6.3 块的配置
4.6.4 结构体配置
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