数字电路与系统
2021-06-23 20:40:47 0 举报AI智能生成
数字电路与系统
作者其他创作
大纲/内容
第一章-数制
遗忘点
十进制decimal 二进制binary 八进制octal 十六进制 hexadecimal
2^n是（n+1）位二进制最小的数
2^n-1是n位二进制最大的数
8421 BCD码脚标必须写
十进制转换为8421 BCD码时 两端0不可省略
二进制先转为十进制才能转BCD码
原码直接求补码 : 右侧数第一个1不动 向左依次求反
二进制正负数 0表示正数 1表示负数
正数的原码反码补码都是 0+原码
原码最高位＋0 补码最高位＋1 不改变数值(不包括符号位)
用补码做减法可把减法变加法 运算结果需转换为对应的数(正数不变,负数求补)
偏移码:补码的符号位取反
反码称降基数补码 数学实质 : 某n位数的反码=n位最大数(2^n-1)-该数
补码称基数补码 数学实质 : 某n位数补码=2^n-该数
偏移码数学实质:改变0的代码,以其他值为0 对于n位数一般是以2^(n-1)为0,从而得到等范围的正负数表达能力
原码反码补码偏移码几何实质
数字量及数字电路的演变和优势
进制的基数和权
数制间转换
转十进制 从点开始左0右-1
十进制转 整数除取余到商为0 逆序 / 小数乘取整 顺序
二进制直接转换
小数点为界 8三16四 不足添0
8421 BCD码(有权) 四位二进制表一位十进制 1010~1111禁用
格雷码 循环码 (无权) 任两个相邻码间只有一位不同
原码 反码(全取反) 补码(全取反加一)
偏移码略讲
第二章-逻辑门电路
遗忘点
集电极开路与非门 能够让两个逻辑门输出端直接并联使用,实现逻辑与称线与
三态门高低电平有效
传输门
TTL集成门电路整节
扇出系数:一个输出所能驱动的同类门的最大数目 手册规定N≤8
普通TTL门电路不能直接线与的原因
三态门不是线与功能是总线功能
MOS电路
TTL与CMOS电路的连接整节
高低电平表示高低逻辑
基本逻辑门
与门（AND）
或门（OR）
非门（NOT）
复合逻辑门
与非门（NAND)
或非门（NOR）
与或门（AND-OR）
与或非门（AND-OR-NOT）
异或门（XOR）
同或门（XNOR）
集电极开路与非门（OC）
三态门（TSL）
传输门（TG）
TTL集成门电路
TTL与非门
TTL与非门电压传输特性及门坎电压
TTL与非门的电气特性
输入负载特性
门坎电阻
输出特性（带负载能力-同类门）
输出低-灌流负载
输出高-拉流负载
其他类型TTL门电路
TTL非门
或非门
与或非门
异或门
集电极开路与非门
三态门
三态门的用途
TTL电路的改进
MOS逻辑电路 VT=2V~2.5V 截止状态下电阻ROFF≥10^10Ω 导通电阻RON≈1kΩ
NMOS门电路
NMOS非门
NMOS与非门
NMOS或非门
CMOS门电路
CMOS非门
CMOS与非门
CMOS或非门
CMOS三态门
TTL与CMOS电路的连接
两种电路匹配条件
CMOS驱动TTL
TTL驱动CMOS
第三章-逻辑代数基础
遗忘点
逻辑加与逻辑乘互为对偶式
摩根定理推论
反演规则有原反变量互换 对偶规则无
多变量异或 1个数为奇的结果为1 与0的个数无关
求最简或与式可先求对偶式与或再换回或与
相邻格包括对称位置
逻辑代数运算法则 反向运算 逻辑加 逻辑乘
交换律 结合律 分配律 基本逻辑加乘运算 互补律 重叠律 还原律 摩根定律
基本规则 代入规则 反演规则 对偶规则F'
常用公式
逻辑函数的标准形式
最小项（标准与项 最小项值为1时）及标准与或式 （每个与项都是最小项）
最大项（标准或项 最大项值为0时）及标准或与式
两种标准式关系
互为反函数
不在最小项出现的编号必在最大项编号
卡诺图化简逻辑函数（几何相邻 逻辑相邻）
直值表 圈1求与或 圈0求或与
具有随意项的逻辑函数化简（X或fai) 逻辑函数Σd()
引入变量卡诺图
第四章-组合逻辑电路
遗忘点
组合逻辑电路特点
任何时刻输出仅取决于当时的输入
由门电路构成
无反馈线
编码器
将信号或数据编制、转换为可用以通讯、传输、储存的形式的设备
功能：将输入信号（输入线）编成二进制代码
译码器锁住
译码器实现逻辑函数 注意与或成1 或与成0
3-8线扩展成4-16线 使能端扩展
求最小项有简便方法吗
多路数据选择器
一个MUX只能实现一个逻辑函数
数据分配器 使能端做数据输入 A2A1A0做地址输入
并行加法器
组合电路分析 写出各门输出变量 化简 列真值表 分析电路功能
组合逻辑电路设计 确认输入输出及之间关系 列真值表 出函数最简形式（卡诺图） 画电路图
编码器（了解）
8线-3线二进制普通编码器
译码器（输出为标准形式 最大项最小项）
二进制译码器
2线-4线译码器
2线-4线输出高电平译码器
值为几 第几号输出为1
电路（E为0工作 E为1锁住）
符号
2-4线低电平有效译码器
输入值为输出几号0
电路
符号
3线-8线译码器
高电平有效
符号
低电平有效 IC74138
译码器实现逻辑函数
高电平有效译码器+或门 最小项
低电平有效译码器+与非门 最小项
低电平有效译码器+与门 最大项
BCD码转十进制译码器 4-10线译码器 IC7442 低电平有效
显示译码器(/驱动器)
7段数码管显示器
共阴极 逻辑高亮
共阳极 逻辑低亮
显示译码器/驱动器 7448
多路数据选择器 MUX
4线-1线MUX n位地址线可控制2^n个数据输入
MSI 4-1 MUX74153(一芯片上有2个4-1MUX)
符号
8线-1线MUX 74151
数据分配器 控制数码是几,就把输入数据送到第几路输出端
比较器
一位比较器
四位比较器 中规模7485
比较器级联扩展 2片7485
加法器
半加器 实现两个一位二进制数相加 S=A⊕B C0=AB
电路
符号
全加器 有来自低位的进位 S=A⊕B⊕Ci Ci+1=AB+ACi+BCi
符号
并行加法器
串行进位
超前进位（为什么不按串行写C？）
组合逻辑电路的竞争冒险（存在相切的卡诺圈有冒险）
接入滤波电容
引入取样脉冲
修改设计方案 引入冗余项
第五章-触发器（锁存器）
遗忘点
S非为置位端 R非为复位端
与非门构成的基本RS-FF特征方程不同时为0
时钟RS-FF特征方程不同时为1
为什么RS是Q非
电平触发 边沿触发 脉冲触发区别
异步输入
主从结构 主从FF只能用在CLK信号很窄的场合
T-D T-JK
基本R-S触发器
与非门构成的基本RS-FF R非
电路
符号
真值表 都为0-1时，谁快谁变0
功能描述
功能表
状态方程（特征方程） 将R非、S非看作整体输入信号 非表示低电平有效
状态图和真值表 注意保持时其一可为任意值
时序图（波形图）
或非门构成的RS-FF 输入RS高有效 S
同步FF 时钟FF
时钟RS-FF S
电路
真值表
特征方程
符号
同步D-FF D(S)
电路及符号
同步JK-FF 保持 J(S) 翻转
电路
特征方程
符号
激励表
同步T-FF 0持1转
符号
状态方程
主从-FF（脉冲触发）
主从RS-FF
电路
主从JK-FF
电路
符号
主从D-FF J≠K
符号
特征方程
主从T-FF J=K
符号
特征方程
触发器的直接输入
FF分为同步输入 异步输入（直接输入）
电路
符号
边沿触发触发器（六种合格产品 正负边沿JK D T）
正边沿触发D-FF（维持-阻塞D-FF）
电路
符号
正边沿触发JK-FF 除上升沿触发外与主从相同
正边沿触发T-FF
下降沿触发JK-FF CMOS边沿D-FF CMOS边沿JK-FF
触发器间的转换
JK-D 加非
JK-T 连线
T-D 异或
T-JK
触发器应用
二分频
消除噪声电路
第六章-时序逻辑电路
遗忘点
概述
自启动
计算模值
用74161做减法计数器
序列信号发生器
同步时序电路分析
输入 输出 控制输入 状态
输出方程Z 驱动方程 JK等 特征方程Q等
状态表和状态图 已知输入X Qn 求输出Z Qn+1
同步时序电路设计（最初设计就考虑自启动 状态表）
确定状态及状态图
电路
计数器
集成计数器74161 二进制同步模16加法计数器 异步清0
功能表
状态图用虚线连接不稳定状态
设计计数器
设计小的 以模11为例
反馈归0法 CLR非 最大态1011
预置归0法 LD非 最大态1010
预置补数法 0101-1111
设计大的
大的 十进制的
IC计数器74160 8421BCD码同步加法计数器 模10 其他与74161相同
IC计数器74163 同步清0 其他与74161相同
即使清0也要等下一个clk到来 模11最大态1010 CLR非
IC计数器74290 模2-5-10异步计数器
两个独立的下降沿FF M-2计数器输出Q0 M-5计数器输出Q3Q2Q1
符号
功能
异步置数有毛刺
设计大的 级联
寄存器
并入/并出型寄存器
左移串入/串出型寄存器.
左移串入/并出寄存器.
左移环形寄存器
左移扭环寄存器
集成寄存器74194
功能
左移环形
左移扭环
序列信号发生器
第七章-脉冲电路
遗忘点
比较器
施密特触发器回差电压
施密特与非门电路 施密特触发器？
集成单稳态触发器74121
74122
总结：555定时器构成的单稳态触发器 1.1RC 74121为0.7RC 74122为0.7RC
周期计算式
为什么振荡周期会变
脉冲信号参数.
TW脉宽 Vm幅度 T周期 f频率 q占空比
555定时器.
IC模块电路
管脚图
导通情况
施密特触发器
由555定时器构成的施密特触发器
电路
结论 变矩形波 有滞后 分压电阻为产生原因
集成施密特触发器 74LS132 4个独立两输入与非门构成
管脚图
符号
Schmitt触发器应用.
波形转换 VT+变0 VT-变1
幅度鉴别
单稳态触发器
符号
555定时器构成的单稳态触发器 稳态为0
管脚图
充电路径 Vcc-R-C-地 时间常数tao1=RC 放电常数tao2=RonC (Ron为T导通电阻）
放电路径 C-T-地
TW暂稳态持续时间
单稳态触发器恢复时间
集成单稳态触发器74121 非重复触发（进入暂稳态后不再接受新触发信号）
集成单稳态触发器74122 可重复触发
应用
波形转换
定时
延时
多谐振荡器 两个不稳定状态
符号
555定时器构成的多谐振荡器
管脚
时间
占空比可调的多谐振荡器
石英晶体振荡器 工作频率一定为f0
Schmitt-FF构成的多谐振荡器
占空比不可调
电路
工作原理
占空比可调
电路
应用
两个振荡器
门铃
救护车等扬声器
两相时钟产生电路及工作波形
第八章-系统
遗忘点
ASM~状态图的关系
设计列表
ASM图表
符号
状态框
判断框
条件框
图表的建立
数字系统设计
分析 包括输入:启动 计时 判断 输出:信号为1
建立ASM图
设计控制器
第九章-ADDA转换
遗忘点
001对应的成为最低有效位LSB
梯型.
权电阻(靠近功放)和梯型(远离功放) X的位置相反 但是X1是最大的
分辨率s=| Vomin |=1/2^n FSR
梯型优缺点
偏移码：补码符号位取反
用双极性码时满刻度值为单极性输出时的1/2
10位CMOS集成DAC--AD7533
两量化阶梯中间为比较电平
四舍五入和有舍有入并行比较的 s 都是2^n-1 只舍不入是2^n
并/串型ADC（注意低四位Vref=Vin`）
逐渐逼近型只舍不入
逐渐逼近型的转换时间
双积分ADC
数字电压表电路
D/A转换关系 DAC特点：一一对应 归一化FSR
权电阻DAC
梯型数模转换电路
倒梯型数模转换电路 工作原理、模拟输出电压公式、分辨率与梯型相同
权电流数模转换电路
集成DAC
10位CMOS集成DAC--AD7533
电路图
接收自然加权二进制码
接收偏移码电路
接收补码 将偏移码电路的符号位取反就可以接收补码
数模转化的主要技术指标
转换精度
分辨率
LSB
Vomin和Vomax之比
DAC位数
转换误差
绝对误差
相对误差
线性误差
LSB的倍数
FSR的百分数
转换速度
模数转换 ADC 特点：不一一对应 转换误差
量化
量化阶梯 s = 1/2^n 只舍不入
量化阶梯 s = 1/(2^n-1) 四舍五入(为使Vref与最大数字输出对应 取分母2^n-1
并行比较ADC
有舍有入并行比较ADC
只舍不入并行比较ADC
其他与有舍有入相同
并/串型ADC
原理
逐渐逼近型ADC（逐位比较型ADC）只舍不入
电路原理
转换时间
双积分ADC 只入不舍
集成ADC
ADC0816是一种16路模拟开关8位A/D转换器 逐渐逼近型
CC7106/7107 双积分型A/D
第十章-存储器
半导体存储器属于大规模集成电路
每个存储单元能存储一位二进制信息，可以由触发器或电容构成
按存取方式
SAM 顺序存储器
RAM 随机存储器
ROM 只读存储器
按基本单元电路
Bopolar两级 速度快、功耗大、价格较高
MOS 集成度高、功耗小、工艺简单、价格低
存储器技术参数
存储周期 连续两次读(写)操作间隔的最短时间
存储容量
bit(位)是二进制最小单元
Byte(字节)
Word(存储字） 一组存储单元
容量：存储单元总数=字数*位数
RAM(属于时序电路）
具有读写功能 挥发性元件，断电丢数据
分为SRAM静态(存储单元由触发器构成） DRAM动态(由MOS管和电容器构成)
包括存储矩阵、地址译码器、读写控制器、输入/输出控制、片选控制
图
存储矩阵 RAM主要部分
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