I2S_Design_V2
2022-04-28 09:18:48 0 举报I2S Design v1
作者其他创作
大纲/内容
ms_empty
SCK_OUT
Master和Slaver要加上对两个FIFO的控制。
REG
SCK_IN
SD_IN
sl_rdata
sl_wr_en
ms_wr_en
ms_rd_en
byte_strboe
pclk
FIFO_OUT
Master
data_out
REG的设计1、控制enable信号使能mater开始传输数据。2、可以尝试把控制WS的记数器写在这一层。3、对两个FIFO的控制
ms_full
rd_wst
sl_rd_en
FIFO_IN
wr_rst
enable
addr
preset_n
write_en
Slaver
I2S_IP
read_en
WS_OUT
SD_OUT
sl_empty
WS_IN
ms_wdata
rd_rst
sl_full
rdata
wdata
APB—INTERFACE
ms_rdata
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