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Zynq体系结构

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Zynq体系结构

2016-10-10 19:03:03   0  举报

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Zynq体系结构

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大纲/内容

<span style="font-size: 18.018px;">Programble Logic</span>

PL与PS之间的接口

功能接口

AXI接口

AXI_CP

AXI_HP

AXI_GP

中断

DMA流控制

时钟

调试接口

配置接口

连接到PL内配置模块的固定逻辑上，给PS提供对PL的控制能力

Processing System

APU框图

ARM Cortex A9处理器

MMU

数据高速缓存

AXI主接口

64位指令接口

64位数据接口

根据地址和属性的不同，处理任务被分配位置

片上内存（OCM）

L2高速缓存

DDR内存

PS端内部连接到从设备或PL端

侦听控制单元(SCU)

地址过滤

OCM

L2控制器

将L1高速缓存对DDR'、OCM或外部存储器的请求进行转发

通用外设

GPIO

MIO

直接挂在PS上

EMIO

直接挂在PS上

AXI_GPIO

通过AXI总线挂在PS上

相当与GPIO的IP核，调用时占用想用AXI总线地址空间

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硬件体系结构

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体系结构

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软件体系结构时序图2

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软件体系结构活动图3

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