10 布 线
10.1 Allegro布线的常用基本操作
10.1.1 Add Connect指令选项卡详解
10.1.2 Working Layers的用法
10.1.3 Add Connect右键菜单常用命令讲解
10.1.4 拉线常用设置推荐
10.1.5 布线调整Slide指令选项卡详解
10.1.6 改变走线宽度和布线层的Change命令的用法
10.1.7 快速等间距修线
10.1.8 进行布线优化的Custom Smooth命令的用法
10.2 布线常用技巧与经验分享
10.3 修线常用技巧与经验分享
10.4 常见元件Fanout处理
10.4.1 SOP/QFP等密间距元件的Fanout
10.4.2 分离元件（小电容）的Fanout
10.4.3 分离元件（排阻）的Fanout
10.4.4 分离元件（BGA下小电容）的Fanout
10.4.5 分离元件（Bulk电容）的Fanout
10.4.6 BGA的Fanout
10.5 常见BGA布线方法和技巧
10.5.1 1.0mm pitch BGA的布线方法和技巧
10.5.2 0.8mm pitch BGA的布线方法和技巧
10.5.3 0.65mm pitch BGA的布线方法和技巧
10.5.4 0.5mm pitch BGA布线方法和技巧
10.5.5 0.4mm pitch BGA布线方法和技巧
10.6 布线的基本原则及思路
10.6.1 布线的基本原则
10.6.2 布线的基本顺序
10.6.3 布线层面规划
10.6.4 布线的基本思路
14 DDR3内存的相关知识及PCB设计方法
14.1 DDR内存的基础知识
14.1.1 存储器简介
14.1.2 内存相关工作流程与参数介绍
14.1.3 内存容量的计算方法
14.1.4 DDR、DDR2、DDR3各项参数介绍及对比
14.2 DDR3互连通路拓扑
14.2.1 常见互连通路拓扑结构介绍及其种类
14.2.2 DDR3 T形及Fly_by拓扑的应用分析
14.2.3 Write leveling功能与Fly_by拓扑
14.3 DDR3四片Fly_by结构设计
14.3.1 DDR3信号说明及分组
14.3.2 布局
14.3.3 VDD、VREF、VTT等电源处理
14.3.4 DDR3信号线的Fanout
14.3.5 数据线及地址线互连
14.3.6 数据线及地址线等长规则设置
14.3.7 等长绕线
14.4 DDR3两片T形结构设计
16 PCB设计后处理
16.1 丝印的处理
16.1.1 字体参数的设置
16.1.2 丝印设计的常规要求
16.1.3 丝印重命名及反标
16.2 尺寸标注
16.3 PCB生产工艺技术文件说明
16.4 输出光绘前需要检查的项目和流程
16.4.1 基于Check List的检查
16.4.2 Display Status的检查
16.4.3 Dangling Lines、Dangling Via的检查
16.4.4 单点网络的检查
1 网 表
1.1 OrCAD导出Allegro网表
1.2 Allegro导入OrCAD网表前的准备
1.3 Allegro导入OrCAD网表
1.4 放置元器件
1.5 OrCAD导出Allegro网表常见错误解决方法
1.5.1 位号重复
1.5.2 未分配封装
1.5.3 同一个Symbol中出现Pin Number重复
1.5.4 同一个Symbol中出现Pin Name重复
1.5.5 封装名包含非法字符
1.5.6 元器件缺少Pin Number
1.6 Allegro导入OrCAD网表常见错误解决方法
1.6.1 导入的路径没有文件
1.6.2 找不到元器件封装
1.6.3 缺少封装焊盘
1.6.4 网表与封装引脚号不匹配
2 LP Wizard和Allegro创建封装
2.1 LP Wizard的安装和启动
2.2 LP Wizard软件设置
2.3 Allegro软件设置
2.4 运用LP Wizard制作SOP8封装
2.5 运用LP Wizard制作QFN封装
2.6 运用LP Wizard制作BGA封装
2.7 运用LP Wizard制作Header封装
2.8 Allegro元件封装制作流程
2.9 导出元件库
2.10 PCB上更新元件封装
4 Allegro设计环境及常用操作设置
4.1 User Preference常用操作设置
4.2 Design Parameter Editor参数设置
4.2.1 Disp lay选项卡设置讲解
4.2.2 Design选项卡设置讲解
4.3 格点的设置
4.3.1 格点设置的基本原则
4.3.2 Allegro格点的设置方法及技巧
6 布 局
6.1 Allegro布局常用操作
6.2 飞线的使用方法和技巧
6.3 布局的工艺要求
6.3.1 特殊元件的布局
6.3.2 通孔元件的间距要求
6.3.3 压接元件的工艺要求
6.3.4 相同模块的布局
6.3.5 PCB板辅助边与布局
6.3.6 辅助边与母板的连接方式：V-CUT和邮票孔
6.4 布局的基本顺序
6.4.1 整板禁布区的绘制
6.4.2 交互式布局
6.4.3 结构件的定位
6.4.4 整板信号流向规划
6.4.5 模块化布局
6.4.6 主要关键芯片的布局规划
7 层叠阻抗设计
7.1 PCB板材的基础知识
7.1.1 覆铜板的定义及结构
7.1.2 铜箔的定义、分类及特点
7.1.3 PCB板材的分类
7.1.4 半固化片（prepreg或pp）的工艺原理
7.1.5 pp（半固化片）的特性
7.1.6 pp（半固化片）的主要功能
7.1.7 基材常见的性能指标
7.1.8 pp（半固化片）的规格
7.1.9 pp压合厚度的计算说明
7.1.10 多层板压合后理论厚度计算说明
7.2 阻抗计算（以一个8层板为例）
7.2.1 微带线阻抗计算
7.2.2 带状线阻抗计算
7.2.3 共面波导阻抗计算
7.2.4 阻抗计算的注意事项
7.3 层叠设计
7.3.1 层叠和阻抗设计的几个阶段
7.3.2 PCB层叠方案需要考虑的因素
7.3.3 层叠设置的常见问题
7.3.4 层叠设置的基本原则
7.3.5 什么是假8层
7.3.6 如何避免假8层
7.4 fpga高速板层叠阻抗设计
7.4.1 生益的S1000-2板材参数介绍
7.4.2 fpga板层叠确定
7.4.3 Cross Section界面介绍
7.4.4 12层板常规层压结构
7.4.5 PCIe板卡各层铜厚、芯板及pp厚度确定
7.4.6 阻抗计算及各层阻抗线宽确定
9 高速板卡PCB整板规则设置
9.1 整板信号的分类
9.1.1 电源地类
9.1.2 关键信号类（时钟、复位）
9.1.3 50Ω射频信号类
9.1.4 75Ω阻抗线类
9.1.5 100Ω差分信号分类
9.1.6 85Ω差分信号分类
9.1.7 总线的分类
9.2 物理类规则的建立
9.2.1 单端物理约束需要设置的几个参数讲解
9.2.2 Default/50Ω单端信号类规则建立
9.2.3 电源地类规则建立
9.2.4 50Ω单端射频信号类规则建立
9.2.5 75Ω单端信号类规则建立
9.2.6 100Ω差分信号类规则建立
9.2.7 85Ω差分信号类规则建立
9.2.8 1.0BGA的物理区域规则建立
9.2.9 0.8BGA的物理区域规则建立
9.2.10 过孔参数的设置
9.3 物理类规则分配
9.3.1 电源地类规则分配
9.3.2 50Ω单端射频信号类规则分配
9.3.3 75Ω单端信号类规则分配
9.3.4 100Ω差分信号类规则分配
9.3.5 85Ω差分信号类规则分配
9.3.6 1.0BGA的物理区域规则的分配和用法
9.4 间距规则设置
9.4.1 Spacing约束的Default参数设置
9.4.2 关键信号（时钟、复位）的Spacing类规则设置
9.4.3 差分信号的Spacing类规则设置
9.4.4 RF信号的Spacing类规则设置
9.4.5 1.0BGA的Spacing类规则设置
9.4.6 0.8BGA的Spacing类规则设置
9.4.7 同网络名间距规则设置
9.5 间距类规则分配
9.6 等长规则设置
